先是老牌芯片制造商IBM宣布研發出2nm芯片，緊接著臺積電宣布重大成果：發現二維材料結合半金屬鉍（Bi）能達到極低的電阻，接近量子極限，可以滿足1nm制程的需求。

IBM的2納米晶圓

為何芯片巨頭們都在追求更小制程的芯片？芯片真的越小越好嗎？更小制程的芯片除了提升手機性能外，對于我們普通人來說還有哪些應用場景？

云岫資本合伙人兼首席技術官趙占祥認為，巨頭追求更小工藝制程的原因有很多，“[敏感詞]，可大幅提高晶體管的密度；第二，會帶來性能的大幅提升——以CPU為例，一個工藝的演進就是50%的性能進步，Intel在制程上的落后在一段時間內限制了他的性能提升；第三，可以帶來更低的功耗，這在移動設備和數據中心中的需求更高，對數據中心而言，每TOPS/W的功耗優化，可以帶來近百美金的用電、運維成本降低?！?

另外，需求驅動。“目前主要驅動力是在手機CPU、平板電腦CPU、個人電腦或服務器CPU、GPU芯片、各種AI芯片，還有FPGA芯片，包括一部分虛擬貨幣礦機芯片等，主要是追求更高的數據處理能力，或者說是芯片更高集成度的應用場景上?！敝锌苿撔嵌驴偨浝肀R小保認為。

但芯片制程并不能無限小下去。

AMD高級數字芯片設計工程師溫戈表示，目前的3nm已基本接近工藝極限。“在制程達到7nm以下之后，短溝道效應和量子遂穿效應會越來越明顯，這將對工藝帶來極大的挑戰。另外硅原子的直徑在0.117nm左右，1nm的溝道長度也就不到9個原子的寬度，從物理層面來講，這是很難實現的。”

另外，“隨著柵極尺寸的縮小，柵極控制電流的能力下降，漏電加劇從而會導致芯片失效。”南京大學物理學博士喬通補充。

而更小制程的芯片，“未來AI和自動駕駛等場景可能會受益。但在手機端，可以說并未出現新的應用場景，甚至當前的處理器性能對手機來說，已經是過剩的”。溫戈認為。

本文記錄業內人士針對本話題的討論。以下是精華內容摘錄：

@趙占祥 云岫資本合伙人兼CTO

芯片制程一般意義上是柵極的最小線寬，而柵極的寬度決定了電流通過時的損耗，表現出來就是手機常見的發熱和功耗，寬度越窄，功耗越低。但是目前隨著先進制程的發展，5nm、3nm已經不再代表柵極的最小線寬，而是等效長度。

圖片源于網絡

巨頭追求更小工藝制程的原因有很多：[敏感詞]，可大幅提高晶體管的密度；第二，會帶來性能的大幅提升——以CPU為例，一個工藝的演進就是50%的性能進步，Intel在制程上的落后在一段時間內限制了他的性能提升；第三，可以帶來更低的功耗，這在移動設備和數據中心中的需求更高，對數據中心而言，每TOPS/W的功耗優化，可以帶來近百美金的用電、運維成本降低。

圖片源于網絡

但是另一方面，隨著工藝制程不斷逼近物理極限，單從芯片自身成本來看，曾經工藝制程進步帶來的成本大幅度優化已經不顯著了，目前主要是材料和結構、設備等需求導致了制造成本的飆升。

@盧小保 中科創星董事總經理

目前在持續推進半導體先進工藝的主要是一些國際巨頭，如TSMC、Intel、Samsung等。

半導體制造工藝的迭代主要是由摩爾定理驅動發展的，即：集成電路上可以容納的晶體管數目在大約每經過18個月便會增加一倍。摩爾定理的存在，意味著同樣的性能的芯片產品，每18個月價格就會下降50%，或者說同樣價格的集成電路產品每18個月性能就會提升100%。

摩爾定理是由產業巨頭主導的產業發展規劃，驅動和促使整個產業上下游鏈條各環節所有企業按照同樣的節奏去發展協同，每個環節既不要太快、也不要太慢。某種程度上，摩爾定理協調了整個集成電路產業的發展節奏，可以說是半導體產業的“五十年規劃”。

但集成電路產業經過五十多年的發展，摩爾定理已經式微，雖然先進工藝仍在幾乎沿著摩爾定理的規劃持續進步，但其技術復雜度越來越難，實現成本也越來越高，能夠承擔高昂研發和制造成本的芯片產品越來越少。

目前主要是對性能提升非常敏感的手機CPU、平板CPU、個人電腦CPU、GPU等，或者是對算力需求持續提升的場景如各種AI芯片、礦機芯片等，在這些場景里面，先進工藝帶來的芯片性能提升仍然足以抵消芯片研發成本的大幅增加。

但是越來越多的應用場景、越來越多的芯片種類，在達到性能的閾值點后，持續提升集成度已經意義不大。采用先進工藝，一次性研發和生產投入負擔太重，反而采用成熟工藝如28nm、40nm、55nm等，甚至是8寸工藝，性價比會更高，比如TWS耳機芯片、手表芯片，各種車載芯片、各種家電芯片，物聯網芯片等。

另外，由于先進工藝研發和制造成本的快速增加，通過芯片制造提升芯片性能/集成度的代價上升太快，投入產出比越來越小，但需求端仍有持續提升性能/集成度的要求。

在這個矛盾下，也迫使產業界另辟蹊徑，開始思考通過其它的技術方式，如封裝技術提升芯片性能/集成度，chiplet技術也因此開始快速推進應用。通過chiplet技術，使用10nm工藝制造出來的芯片，完全也可以達到7nm芯片的集成度，但是研發投入和一次性生產投入則比7nm芯片的投入要少的多。

@溫戈 AMD高級數字芯片設計工程師

要說芯片制程命名，那肯定是臺積電玩的最溜。

上圖就是英特爾14nm和臺積電10nm的晶體管柵格寬度對比，事實上并沒有差太多。

5nm、3nm工藝中的nm，指的是晶體管導電溝道的長度，通常也認為是晶體管的柵極寬度。

在整個芯片電路中，晶體管的柵極是最窄的線條。如果柵極寬度為3nm，則將其稱為3nm工藝制程。

目前的3nm工藝下，基本已經接進工藝極限。在FinFET晶體管時代，即22nm以下，工藝制程已經不是真正的溝道長度，而是根據晶體管密度和芯片面積算出的等效工藝制程。

就硅基芯片來看，制程是沒辦法一直小下去的，在制程達到7nm以下之后，短溝道效應和量子遂穿效應會越來越明顯，這將對工藝帶來極大的挑戰。另外硅原子的直徑在0.117nm左右，1nm的溝道長度也就不到9個原子的寬度，從物理層面來講，這是很難實現的。

在5nm及以下，制程更小的芯片投入產出比越來越低，非常不合理。如果不是寡頭通吃，那么臺積電一定是虧損的。

@喬通 南京大學物理學博士

隨著半導體工藝技術的進步，芯片的尺寸越來越小，已經進入10nm以下時代。

原本芯片的納米數指的是晶體管柵極的長度，代表芯片制造工藝的水平，但目前[敏感詞]的5nm、3nm只是工藝代號，已經不再是柵極的物理長度了。

因為隨著柵極尺寸的縮小，柵極控制電流的能力下降，漏電加劇從而導致芯片失效。除此之外，尺寸縮小到一定程度更是會出現量子效應，這也是制約芯片無限制縮小下去的原因。

但是采用了更先進制程工藝的芯片性能更強、功耗更低，所以科技巨頭比如華為、蘋果等都在孜孜不倦地追求更小尺寸的芯片。

目前芯片的縮小化存在兩大難題：一是制造工藝愈發復雜化，二是成本越來越高。芯片尺寸的縮小導致工藝步驟大大增加，成本也持續上升，所以負擔得起的公司也越來越少。

隨著5G、AI、智能電動汽車等產業的蓬勃發展，產業界對先進制程工藝芯片的需求也在持續提高，預計未來越來越多的公司會平衡芯片尺寸與芯片成本，選擇適合自己的工藝。

@盧小保 中科創星董事總經理

先進制程如7nm、5nm工藝目前主要應用的驅動力是在手機CPU、平板電腦CPU、個人電腦或服務器CPU、GPU芯片、各種AI芯片，還有FPGA芯片，包括一部分虛擬貨幣礦機芯片等，主要是追求更高的數據處理能力，或者說是芯片更高集成度的應用場景上。

其中典型的消費類應用主要是手機、平板電腦、PC等。

其它消費類應用如TWS耳機、手表、手環等數碼產品的CPU芯片，基本上以28nm、22nm為主流工藝平臺進行生產，相關產品應用到的其它芯片如通信、存儲、傳感器、電源等，則以28nm、40nm、65nm等各種成熟工藝，甚至傳感器、電源應用的都是8寸工藝。

@溫戈 AMD高級數字芯片設計工程師

以目前的情況來看，制程的提升會帶來更高的性能，未來AI和自動駕駛等場景可能會受益。在手機端，可以說并出現新的應用場景，甚至當前的處理器性能對手機來說已經是過剩的。

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